|
高耗電高廢熱的錯誤始於FET進入數位時代 因為數位電路專家不懂Field-Effect的意義，造成現在耗電、廢熱難以收拾的境地。簡單說場效應是利用FET閘極的電位，經過金屬板形成電場，再透過高絕緣的二氧化矽隔離，形成閘極的高阻抗，對FET 的P或N基底的FET導通通道感應出電荷，導通FET的汲極和源極，按照電荷多寡決定內阻限制電流量。因此，在FET的工作狀態下，閘極是一點電流都不需要。而在數位電路汲極和源極的導通電流，除非外接機械性設備，否則也是非必要的條件。
電容的物理定義是兩個平行等面積的金屬片，必須都有相對的固定電位才能儲存電量。據此，FET三極在結構和材質上，完全違反物理的電容定義，首先，三極並非平行結構；第二，三極面積完全不對等；第三，FET材質並非金屬。據此，FET沒有構成所謂的電容物理條件。因此，在物理的基礎構造上，FET根本不存在極間電容Cgs、Cgd、Cds，因為閘極是用電場去控制汲極和源極的導通電流量，所以相對閘極而言，汲極和源極是電荷的被動感應動作端，不是儲存電荷的關係。再者，閘極沒有電位時，哪來的容電電荷？當閘極具導通電位，汲極和源極呈短路導通狀態，連接到其它電路，形成本身獨立的電位變化，又怎可能和閘極維持儲存電荷關係的電容？ 上圖是電子學術界和業界的幻想DRAM的記憶等效圖，為什麼是幻想？前面已經說明FET學理上沒有任何電容存在。現在用電路證明，學界和業界的記憶電容是幻想物。在DRAM的實務上源極是直接接地，或者接FET的P/N基底再接地。那麼上圖的電容等於兩端都接地或接P/N基底，怎可能形成電容？
前面說過FET的閘極對FET的導通通道感應出電荷（上圖橢圓形部份），導通汲極和源極.因此WLine控制的是FET導通通道電荷，這個電荷就是被長期幻想的記憶體電容。 再說荒謬的汲極大電流充記憶電容︰業界為了達到快速寫入和刷新，在汲極加上大電流，當閘極控制汲極和源極導通，電流經過汲極流經導通通道，再流向源極接地，沒有任何充電現象，只有在電流流經導通通道時，因為導通通道的電荷區不是電容，所以感應了一點點電荷在導通通道的電荷區，按照這個感應效果，得到的電荷不到流經電流的0.1%，真的蹧蹋啊。所以DRAM的電位記憶方式不是1T1C，而是1T1I（Induction）。 業界最扯的是把DRAM工作電壓降到1.2V︰降壓目的是快速達到邏輯的1準位。前面說過導通通道的電荷量決定汲極和源極的導通阻抗，因為降低工作電壓，造成閘極感應的電荷量不足，不但記憶時間變短，更糟糕是導致雜訊容忍度（Noise Margin）極度狹窄，業者又被迫挪出部份記憶體，以及花費大量運算時間去做錯誤校正（ECC），反而引發更頻繁的記憶體存取，造成更大的充放電能耗與共生積熱。
因此，業界十幾年來的DRAM改良，越改越回頭，為了應付AI伺服器不惜採用自宮手段，HBM採用TSV壘疊DRAM，再和運算晶片共同封裝，讓懂行的人撞牆止昏。TSV成本多高良率多低，大家心知肚明，如果真的解決問題情有可原。但真相是NVIDIA幾百萬美元的運算晶片放台積電倉庫，癡癡等待HBM到貨，才能繼續進行封裝。
HBM採用1024 Bit寬頻數據處理，不得不垂直壘疊共同封裝，不然數據線露在哪都是災難，因為錯誤的DRAM用法造成大量電流形成的焦耳熱和寄生電容、電感，運算晶片馬上就給拖垮。線路板佈線長短不一數據一定錯位，但上千條線要全算準長度，那是很難做到的。但若不錯用記憶體就沒有這些問題。
如今運算晶片和記憶體的耗電和發熱，已經讓數位界無法容忍，以致於幾個巨頭荒腔走板的發展晶片矽光子、晶片微流道，甚至量子晶片都吹出來了，不說這三項根本做不到，連最簡單的玻璃基板都遙遙無期，510mmX510mm的FOPLP，如果不用我的專利特殊托盤，台積電進場翻面的破片率能低到40%才有鬼。更不說TGV通孔後的孱弱FOPLP了。事實上採用我的HSRAM改良記憶體，ABF載板可以再用百年無虞，因為根本不會發熱，當然不可能翹曲。
新發明專利HSRAM半靜態隨機存取記憶體（Half-Static Random-Access Memory），是按照物理理論和數位電子實務，找回的合理記憶體設計，特點請參考附頁。本技術論證是否屬實，不說大家都是行家，生產廠更有陣容強大的專業團隊，這種中學程度的物理常識，根本沒有爭論的餘地。半導體業已經窮途末路，不接受HSRAM只能眼睜睜看著自己被市場淘汰，這是必然的趨勢，生產HSRAM現有的設備完全可以利用，但TSV相關設備除外。
| 
發表於 2026-9-26 18:16:44
